本期“至善芯语”集成电路系列讲座邀请到清华大学的三位高年级博士生为我们做“AI大模型架构与芯片设计+高速ADC技术”相关报告与交流，他们均有顶会ISSCC/ISCA的高水平研究成果，欢迎各位行业同仁、研究生们参会并交流。

讲座信息

报告人：清华大学

             秦育彬、岳志恒、古明阳

主持人：东南大学

             单伟伟 教授

主题： AI大模型架构与芯片设计+高速ADC技术

时间： 2024年11月9日（周六）10:00-15:30

地点： EDA国创中心501会议室

         （南京市江北新区星火路17号创智大厦B座）

线上：#腾讯会议：324-111-811

议程

10：00-11：00  AI模型加速器架构与芯片设计-秦育彬

摘要：

新型人工智能模型，如GPT，LLaMA，Qwen等，已经展现出通用智能的雏形，并正推动新一代科技应用潮流。然而，新型人工智能的模型的庞大模型、复杂算子等诸多特性也导致高昂的计算和应用成本。本报告从设计芯片与架构的宏观思路出发，探讨新型模型的AI加速器设计的相关思路与方法。

11：00-12：00  三维集成加速器架构设计-岳志恒

摘要：

人工智能大模型已被部署在多领域并取得优异表现。但不断增大的模型同时引入了巨大的存储开销。而频繁的数据搬移往往受制于存储带宽，需要付出巨大的时间能耗代价。这是由于传统存储方案的 “滩前问题”所致。针对传统存储与芯片集成方案遇到的带宽问题，团队首次探索了基于混合键合的三维立体存算一体架构方案。通过将计算芯片与DRAM存储芯片在垂直方向上堆叠，芯片之间通过金属铜柱作为数据通道完成芯片间互联，大幅提高互联密度。并由于DRAM存储芯片与计算芯片在垂直方向上通过金属直连，DRAM中读出数据，可以通过金属走线在对应计算Bank内完成计算任务，从而实现存算一体，突破存储墙瓶颈。本方案在三维集成方案的基础上，进一步利用三维特性，挖掘数据相似性，实现相似感知加速。最终设计相比最先进的神经网络加速器，提升了2.83～8.13倍有效计算算力，5.69∼28.13倍计算能效。

14：30-15：30  高速ADC设计与数字校准技术-古明阳

摘要：

在集成电路工艺演进的过程中，数字电路的性能在各方面都得到了提升，然而模拟电路却并非如此。在先进工艺下，更低的电源电压、更低的晶体管本征增益以及更严重的器件失配给模拟电路设计带来了诸多挑战。因此，通过数字电路强大的计算能力来补偿模拟电路的非理想特性成为了一个重要的研究方向。在高速模数转换器（ADC）设计中，数字校准技术的应用十分广泛。本报告将针对于流水线ADC和时间交织ADC两种典型的高速ADC架构，介绍其中的关键设计挑战以及创新型数字校准技术。

嘉宾介绍

清华大学集成电路学院在读博士生，主要研究方向为人工智能模型加速器架构与电路设计。目前以第一作者在集成电路和计算机架构顶级会议或期刊，如ISSCC, ISCA, JSSC等发表论文6篇。曾获中国半导体十大研究进展提名奖、中国芯片科学十大进展奖、清华大学未来学者奖学金等荣誉。

清华大学集成电路学院五年级博士生，指导老师为魏少军教授与尹首一教授。本科毕业于北京邮电大学，硕士毕业于密歇根大学安娜堡分校。目前研究方向包括AI加速器，存算一体设计，三维集成架构等。

2020年6月本科毕业于清华大学电子工程系，现于清华大学电子工程系攻读博士学位，导师为孙楠教授。曾获得清华大学新生奖学金，国家奖学金，清华大学优良毕业生，“未来学者”奖学金等荣誉。以第一作者身份发表IEEE固态电路协会旗下顶级会议论文4篇，固态电路期刊（JSSC）1篇，另有多篇期刊在投。主要研究方向为模拟和混合信号集成电路设计，包括模拟电路模块设计，高速ADC设计，以及数字校准技术。